今日，華為發佈半導體“韜（τ）定律”概念。
2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表了這一定律。這是中國在全球半導體領域首次提出指導產業發展的新原則。預計到2031年，基於該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。
之後，由何庭波署名的論文《A Time Scaling Theory for Multi-Layer Electronic
Systems》已提交至中國科學院科技論文預發佈平台，論文詳細介紹了“韜（τ）定律”。
“韜（τ）定律”是自登納德縮放定律以來，首個在整個計算棧建立統一優化目標的縮放原理。該定律不再將晶體管面積，而是將“時間”本身作為技術進步的核心衡量指標，採用單一特徵時間常數τ作為統一優化目標，覆蓋從單個開關晶體管到數據中心工作負載、跨越十二個數量級的整個計算體系。
論文展示了兩個量產級別的驗證案例：在移動SoC方面，邏輯摺疊技術在相同器件節點下，實現了晶體管密度55%的階躍式提升，以及41%的能效增益；在AI系統方面，由具備內存語義統一總線架構、近封裝
Hi-ONE光學I/O，以及edge-to-surface 3D摺疊技術共同構成的協同設計技術棧，預計到2035年將實現超過100倍的硬件集成度增長。
這篇論文不僅透露了華為未來十年的部分芯片發展路線，也指明瞭多個技術方向。
混合鍵合與TSV
未來十年，邏輯摺疊技術預計將從局部關鍵路徑摺疊，演進為全面、多層級的摺疊架構——即在單個封裝內集成三層、四層甚至更多有源層堆疊。
這一演進將有賴於兩大技術支撐：一是低温混合鍵合技術，有助於放寬各堆疊層之間的熱預算要求；二是TSV（硅通孔）落點下移，從頂層金屬層下移至M6金屬層，此舉可釋放超過30%高層佈線資源。
2026-2035 年，晶體管密度預計將提升至接近甚至超過每平方毫米4億個晶體管（400
MTr/mm²）。同時，邏輯摺疊技術還將顯著提升麒麟芯片CPU核心頻率，併為邁向4
GHz甚至更高頻率鋪平道路。這一技術路線圖不僅在技術上可行，在成本層面也具備經濟可行性。
3D堆疊
論文指出，3D堆疊的發展將是必然。
“扇出困境”將導致2.5D扇出型封裝擴展能力受阻，而3D堆疊則將解決這一困境，封裝將變成垂直集成堆棧，內存、互連網絡、供電與邏輯電路都能同步擴展。
其也給出了較為明確的時間線：大約在2030年以前，昇騰超節點產品線（包括2025年的昇騰910C、2026年的昇騰950，以及後續的昇騰990）仍將依賴一系列成熟技術組合：Chiplet、2.5D扇出，以及基於微凸點（micro-bump）和標準間距混合鍵合的3D堆疊。
2030年左右，昇騰990將首次把邏輯摺疊技術引入AI加速器領域；自那之後，3D堆疊將成為2035年前α（性能擴展係數）的主要承載方式。沿着這一技術路徑，到2035年，硬件集成度預計將提升超過100倍，而τ（延遲/時間常數）的下降將分佈在整個堆棧的各個層級中，而不再僅僅集中於器件層面。
從銅互連到光互聯
論文提出，在每顆AI芯片400 Gb/s的帶寬水平下，銅纜互連仍然是成熟、可靠且易於實現的方案。但當單芯片帶寬提升至數 Tb/s
級別時，銅互連在物理層面將難以為繼。
由此，華為半導體開發了高密度光互連節點引擎（High-density Optical-interconnect-Node
Engine，Hi-ONE）——一種近封裝光引擎。該方案可為每個模塊提供8
Tb/s帶寬，並通過單條光鏈路實現與AI芯片UB帶寬相匹配的傳輸能力。它將SerDes（電串行器）所需傳輸距離從約100釐米縮短至約5釐米，並將傳輸距離從不足1米擴展至100米，從而使面向分佈式、吉瓦級數據中心的高密度互連在物理上真正具備可實現性。
值得注意的是，何庭波在論文最後直言，未來資金應當重視τ，而不是僅僅追隨製程工藝節點——競爭優勢不再單純依賴最先進光刻工藝，從戰略地位來説，封裝技術、內存帶寬和互聯架構設計如今也和先進製程節點同樣重要。
本文轉載自：財聯社；智通財經編輯：陳筱亦。
新聞來源 (不包括新聞圖片): 智通財經